YÜKSEK PERFORMANS GEREKLİLİKLERİNE SAHİP TASARIMLAR İÇİN FPGA FPU IP'LERİNİN SİNİR AĞ TABANLI PERFORMANS TAHMİN METODOLOJİSİ

Year 2021, Volume: 1 Issue: 1, 54 - 68, 28.02.2021

Vecdi Emre Levent

Abstract

Yüksek hassasiyet ile hesaplama yapılması gereken uygulamalarda fixed point sayı gösterim sistemi yerine floating point sayı gösterimi tercih edilmektedir. Bunun başlıca nedeni floating point sayı gösteriminin çok daha geniş aralıkta sayıları ifade edebiliyor olmasıdır. Floating point aritmetik işlem ünitelerinin tasarımı zor bir süreç olduğundan ötürü, FPGA üzerinde bir algoritma tasarım sürecinde floating point içeren aritmetik işlemler için, FPGA tasarım firmalarının (Xilinx, Intel gibi) sağladığı floating point ünitelerin kullanımı tercih edilebilmektedir. FPGA üretici firmalarının sunmuş olduğu IP’lerin kullanımı tercih edildiği durumda ise bu IP’lerin alan kullanımı, çıkabilecekleri maksimum frekans parametrelerinin tasarımdan önce tahmin edilmemesidir. Bu durum özellikle sistemin çıktısını maksimum olacak şekilde bir gereksinim olduğunda, minimum alan ile maksimum frekansı veren floating point ünitelerinin elde edilme ihtiyacını doğurmaktadır. Ancak en basit bir floating point ünitesinin sabit bir gecikme değeri ile bile ne kadar alan kaplayacağı ve çıkabileceği frekans değerini elde etmek için işlem gücüne bağlı olarak dakikalarca beklemek gerekmektedir. Bu çalışmada, bir sistemin çıktısının maksimum olma ihtiyacı durumunda, floating point ünitelerinin en yüksek performanslı olanlarını daha sentez yapmadan öngörecek bir metodoloji verilmektedir. Bahsedilen toplu sentez aracı ve yapay sinir ağları yaklaşımı ile doğru FPU seçiminin tasarıma başlanmadan yapılabildiği gösterilmiştir.

Keywords

FPGA, FPU, Yapay Sinir Ağları, Tahmin Etme, Veri Çıktısı

NEURAL NETWORK BASED PERFORMANCE ESTIMATION METHODOLOGY OF FPGA FPU IP’S FOR THE DESIGNS WITH HIGH PERFORMANCE REQUIREMENTS

Abstract

In applications requiring high precision calculations, floating point number representation is preferred instead of fixed point number representation system. The main reason is that floating point number representation can express numbers in a much wider range. Since the design of floating point arithmetic processing units is a difficult process, the use of floating point units provided by FPGA design companies (such as Xilinx, Intel) can be preferred for arithmetic operations involving floating point in an algorithm design process on an FPGA. In case the use of IPs offered by FPGA manufacturers is preferred, the area usage and maximum frequency parameters of these IPs are not predicted before design. This situation raises the need to obtain floating point units that give the maximum frequency with the minimum area, especially when there is a requirement to maximize the output of the system. However, it is necessary to wait for minutes depending on the computing power in order to obtain the frequency and occupied area for a simple floating point unit even with a fixed latency setting. In this study, in case the output of a system needs to be maximum, a methodology is given to predict the highest performing floating point units before synthesizing them. It has been shown that the correct FPU selection can be made before the design process with the proposed batch synthesis tool and artificial neural network approach.

Keywords

FPGA, FPU, Estimation, Neural Network, Throughput

References

• Levent, V. E., & Guzel A. E., & Tosun, M., & Buyukmihci, M., & Aydin, F., & Goren, S., & Erbas, C., & Akgun, T., & Ugurdag, H. F. (2018). Tools and Techniques for Implementation of Real-time Video Processing Algorithms, Springer Journal of Signal Processing Systems (JSPS), 8(1), 93-113. https://doi.org/10.1007/s11265-018-1402-7
• Levent V. E. (2020). Efficient Selection of Floating-Point Units for Maximize a FPGA Based System Throughput, 3. International Conference on Life and Engineering Sciences (ICOLES), İstanbul, Turkey
• Uğurdağ H. F. (2013). Experiences On The Road From EDA Developer To Designer To Educator, in Proceedings of the East-West Design & Test Symposium (EWDTS), Rostov, Russia Intel Arria 10 FPGA Document (https://www.intel.com.tr/content/www/tr/tr/products/programmable/fpga/arria-10.html), Erişim Tarihi: 1.02.2021
• P., Schumacher, & P., Jha (2018). Fast and accurate resource estimation of RTL-based designs targeting FPGAs, in Proceedings of the International Conference on Field Programmable Logic and Applications (FPL), Dublin
• P., Bjureus, M., Millberg, & A., Jantsch (2002). FPGA resource and timing estimation from matlab execution traces, in Proceedings of the International Symposium on Hardware/Software Codesign (CODES), USA
• V., Degalahal, & T., Tuan (2005), Methodology for high level estimation of FPGA power consumption, in Proceedings of the Asia and South Pacic Design Automation Conference (ASP-DAC), China
• P., A., Milder, M., Ahmad, J., C., Hoe, & M., Puschel (2006), Fast and accurate resource estimation of automatically generated custom DFT IP cores, in Proceedings of the International Symposium on Field Programmable Gate Arrays (FPGA), USA
• C., Shi, J., Hwang, S., McMillan, A., Root, & V., Singh (2004), A system level resource estimation tool for FPGAs, in Proceedings of International Conference on Field Programmable Logic and Applications (FPL), Belgium