A REDUNDANT ADDER STRUCTURE SUITABLE FOR THE NEW GENERATION RECONFIGURABLE FPGA ARCHITECTURES

Year 2011, Volume: 4 Issue: 1 , 38 - 50 , 06.05.2015

Uğur Çini Avni Morgül Avni Morgül

https://izlik.org/JA69DL69RR

Abstract

Arithmetic operations are generally slowest operations in digital design which is the
bottleneck in most of the systems. Optimizing adder circuits provides faster
performance in arithmetic circuits. Field Programmable Gate Arrays (FPGA) are very
popular to implement logic circuits. 6-input Look-Up Table (LUT) devices are on the
market which dramatically increases the performance. In this paper, alternative
addition structures, based on redundant carry-free arithmetic and suitable for 6 input
LUT devices, are presented. A new double carry-save addition architecture is proposed,
which reduces the critical path of the addition process for 6-input LUT devices.

Keywords

FPGA , Redundant Arithmetic , Multilevel Logic

A REDUNDANT ADDER STRUCTURE SUITABLE FOR THE NEW GENERATION RECONFIGURABLE FPGA ARCHITECTURES

https://izlik.org/JA69DL69RR

Abstract

Genelde sayısal sistemlerde en yavaş işleyen kısımlar aritmetik işlem üniteleri olup
sisitemin hızını belirleyen bu ünitelerdir. Aritmetik işlemlerin temeli olan toplama
devrelerinin optimizasyonu ile bu üniteler hızlandırılabilir. Kullanıcı tarafından
programlanabilen kapı dizileri (FPGA) lojik devreleri gerçeklemek için kullanılan en
yaygın elemanlardır. Artık 6-Girişli dönüştürme tablosu (LUT) olan FPGA elemanları
piyasaya çıkmıştır ve bu elemanları kullanarak aritmetik üniteleri hızlandırmak
mümkündür. Bu makalede 6-Girişli dönüştürme tablosu (LUT) olan FPGA elemanları
için uyarlanmış elde işlemi yapmayan, artık sayı sistemli aritmetik (redundant carry-free
arithmetic) kullanan bir algoritma ve bunu gerçekleştirecek devreler sunulmaktadır.

Keywords

FPGA , Artık sayı sistemleri , Çok seviyeli lojik