FB-CPU: LİSANS DÜZEYİNDE DİJİTAL TASARIM VE BİLGİSAYAR MİMARİSİ EĞİTİMİNİ GELİŞTİRMEK İÇİN MİNİMAL BİR RTL İŞLEMCİ MİMARİSİ

Abstract

Bu çalışma, lisans düzeyindeki dijital tasarım ve bilgisayar mimarisi eğitimi için geliştirilen minimal, tamamen sentezlenebilir bir işlemci mimarisi olan FB-CPU'nun tasarımını ve eğitimsel dağıtımını sunmaktadır. FB-CPU, 10 bitlik bir talimat formatına, basit bir 9 talimatlı ISA'ya ve sağlanan öğretim spesifikasyonundan türetilen PC, IR, ACC ve sonlu durumlu bir kontrol kaydından oluşan dört kayıtlı bir veri yoluna sahip kompakt bir Von Neumann tarzı işlemcidir. İşlemci, küçük bir Blok RAM üzerinde bellek eşlemeli yürütmeyi destekler ve açıkça tanımlanmış çok çevrimli bir durum makinesi aracılığıyla çalışır ve öğrencilerin getirme-kod çözme-yürütme döngüsünü RTL granülaritesinde gözlemlemelerini sağlar. Mimari, kavramsal şeffaflığı en üst düzeye çıkarırken yapısal karmaşıklığı en aza indirecek şekilde kasıtlı olarak tasarlanmıştır ve böylece öğrencilerin ALU, veri yolu ve kontrol mantığını doğrudan Verilog'da uygulamalarını sağlar. Öğrenciler ayrıca, ders materyallerinde belgelenen proje spesifikasyonlarını izleyerek tasarımlarını bir simülasyon ortamı ve FPGA dağıtım iş akışı kullanarak doğrularlar. Bu çalışmanın pedagojik katkısı, giriş seviyesindeki bir ders kapsamında sıfırdan inşa edilebilecek kadar basit, ancak talimat kodlama, durum tabanlı mikro mimariler, bellek arayüzü ve sıralı mantık tasarımı gibi temel kavramları açıklayacak kadar zengin bir işlemci sunmasıdır. Sınıf içi uygulamalar, FB-CPU'nun teorik kavramları uygulamalı uygulamaya dayandırarak öğrencilerin RTL modelleme, kontrol ünitesi tasarımı ve makine düzeyinde programlama anlayışını etkili bir şekilde geliştirdiğini göstermektedir. İşlemci ve beraberindeki araç zinciri (Von Neumann simülatörü, test senaryoları ve FPGA laboratuvar alıştırmaları dahil), pratik CPU tasarım alıştırmalarını dijital sistem müfredatlarına entegre etmek isteyen kurumlar için yeniden üretilebilir ve ölçeklenebilir bir çerçeve sunmaktadır.

Keywords

• Eğitim işlemcisi tasarımı
• RTL mikro mimarisi
• Von Neumann mimarisi
• FPGA tabanlı öğretim platformu
• Komut seti mimarisi

FB-CPU: A MINIMAL RTL PROCESSOR ARCHITECTURE FOR ENHANCING UNDERGRADUATE DIGITAL DESIGN AND COMPUTER ARCHITECTURE EDUCATION

Abstract

This study presents the design and educational deployment of FB-CPU, a minimal, fully synthesizable processor architecture developed for undergraduate digital design and computer architecture education. FB-CPU is a compact Von Neumann–style processor featuring a 10-bit instruction format, a simple 9-instruction ISA, and a four-register datapath consisting of PC, IR, ACC, and a finite-state control register, as derived from the provided teaching specification. The processor supports memory-mapped execution on a small Block RAM and operates through a clearly defined multi-cycle state machine, enabling students to observe the fetch–decode–execute cycle at an RTL granularity. The architecture was intentionally designed to minimize structural complexity while maximizing conceptual transparency, thereby enabling learners to implement the ALU, datapath, and control logic directly in Verilog. Students additionally verify their designs using a simulation environment and FPGA deployment workflow, following the project specifications documented in the course materials. The pedagogical contribution of this work lies in offering a processor that is simple enough to be built from scratch within an introductory course, yet rich enough to illustrate fundamental concepts such as instruction encoding, state-based microarchitectures, memory interfacing, and sequential logic design. Classroom deployments demonstrate that FB-CPU effectively improves student understanding of RTL modeling, control-unit design, and machine-level programming by grounding theoretical concepts in hands-on implementation. The processor and accompanying toolchain (including the Von Neumann simulator, test cases, and FPGA lab exercises) provide a reproducible and scalable framework for institutions seeking to integrate practical CPU design exercises into digital systems curricula.

Keywords

• Educational processor design
• RTL microarchitecture
• Von Neumann architecture
• FPGA-based teaching platform
• Instruction set architecture (ISA)

References

1. Assis, R. M., & Nogueira, B. C. S. (2024). WIMS: A modern web-based MIPS simulator for improved learning in computer architecture and operating systems. International Journal of Computer Architecture Education, 13(1), 1–6. https://doi.org/10.5753/ijcae.2024.5325.
2. Bem, E. Z., & Petelczyc, L. (2003). MiniMIPS: A simulation project for the computer architecture laboratory. ACM SIGCSE Bulletin, 35(1), 64–68. https://doi.org/10.1145/792548.611934
3. Chalk, B. (2002). Evaluation of a simulator to support the teaching of computer architecture. Proceedings of the 3rd Annual LTSN-ICS Conference, Loughborough University.
4. Cortinovis, R. (2021). An educational CPU visual simulator. Proceedings of the 32nd Annual Workshop of the Psychology of Programming Interest Group (PPIG).
5. Cortinovis, R. (2024). Further evaluations of a didactic CPU visual simulator (CPUVSIM). Proceedings of the 35th Annual PPIG Workshop. (Also available as arXiv:2411.05229)
6. Cortinovis, R., & Rajan, R. (2022). Evaluating and improving the educational CPU visual simulator: A sustainable open pedagogy approach. Proceedings of the 33rd Annual PPIG Workshop, 189–196.
7. Imai, Y., & Takeichi, K. (2015). Development and evaluation of Adobe Flash based CPU scheduling simulator executable on major multiple Web browsers. 2015 International Conference on Intelligent Networking and Collaborative Systems (INCoS), 149–155. https://doi.org/10.1109/INCoS.2015.92
8. Imai, Y., Imai, M., & Moritoh, Y. (2013). Evaluation of visual computer simulator for computer architecture education. Proceedings of the IADIS International Conference e-Learning.

9. Imai, Y., Tomita, S., Niimi, H., & Kitamura, T. (2005). Web-based computer visual simulator. In Courtiat, J.-P. et al. (Eds.), Technology Enhanced Learning, IFIP, Vol. 171, pp. 111–120. https://doi.org/10.1007/0-387-24047-0_9
10. Kabir, M. T., Bari, M. T., & Haque, A. L. (2011). ViSiMIPS: Visual simulator of MIPS32 pipelined processor. 2011 6th International Conference on Computer Science & Education (ICCSE), 788–793. https://doi.org/10.1109/ICCSE.2011.6028756
11. Mustafa, B. (2010). Evaluating a system simulator for computer architecture education. Innovations in Teaching and Learning in Information and Computer Sciences (ITALICS), 9(1), 100–109. https://doi.org/10.11120/ital.2010.09010100
12. Nikolic, B., Radivojevic, Z., Djordjevic, J., & Milutinovic, V. (2009). A survey and evaluation of simulators suitable for teaching courses in computer architecture and organization. IEEE Transactions on Education, 52(4), 449–458. https://doi.org/10.1109/TE.2008.930097
13. Raunheitte, L. T. M., Soares, J. F. M., & Kurihara, T. (2016). The use of MARIE CPU simulator in the computer architecture course: A brief exploratory study of the students’ perception of learning. Proceedings of The Asian Conference on Technology in the Classroom (ACTC 2016).
14. Sarjoughian, H. S., Chen, Y., & Burger, K. (2008). A component-based visual simulator for MIPS32 processors. Proceedings of the 38th ASEE/IEEE Frontiers in Education Conference (FIE), F3B–9–F3B–14. https://doi.org/10.1109/FIE.2008.4720408