Gecikme, alan, güç ve enerji açısından hibrit paralel toplayıcılar için karşılaştırmalı bir performans değerlendirmesi

Yıl 2023, , 2505 - 2520, 12.04.2023

İsa Avcı , Cevat Özarpa , Muhammed Ali Aydın

https://doi.org/10.17341/gazimmfd.781170

Öz

Gelişen teknoloji çağında modern elektronik sistemlerde daha hızlı uygulamalar daha az enerji tüketimi, alan, güç ve gecikme taleplerini artırmaktadır. Bu araştırma çalışması, paralel toplayıcıların çeşitli sınıflarını ve yapılmış akademik çalışmalardaki hibrit paralel toplayıcıları sunmaktadır. Bu çalışmada önerilen modellerin gecikme, alan, enerji ve güç tüketimi için hibrit paralel toplayıcı performans kriterleri karşılaştırmalı olarak araştırılmıştır. Ayrıca, bu çalışmada araştırılmış olan hibrit paralel toplama
araçlarının belirli kriterlere ilişkin performans sonuçları paylaşılmıştır. Elde edilen karşılaştırmalı sonuçlara göre daha az gecikme, alan, güç ve enerji tüketimine sahip hibrit paralel toplayıcı devreleri tasarlanabilecektir. Bu sonuçlara bakılarak çalışma yapılacak alanlar için dizayn yapılacak işlemcilerin toplayıcılar açısından veriler göz önüne alınarak hibrit model seçimleri yapılabilmesi mümkün hale gelecektir. Tablo 1.’de verilen karşılaştırmalı sonuçlar araştırmacılar tarafından deneyler yapılarak elde edilmiş sonuçları göstermektedir. Hibrit paralel toplayıcılar üzerine yapılan bu araştırmada genel olarak tüm uzunluklardaki bitler ele alınmaya çalışılmıştır. Bu paralel toplayıcılar yapılan araştırmalara göre farklı alan, gecikme, güç ve enerji açısından hibrit paralel toplayıcıların deneysel sonuçları bir araya getirilerek karşılaştırmalı analizleri verilmiştir.

Anahtar Kelimeler

Hibrit paralel toplayıcılar, performans, enerji, alan, güç, gecikme

Kaynakça

• 1. Gopal L., Nor Syahira Mohd Mahayadin N. S. M., et al, Design and synthesis of reversible arithmetic and Logic Unit (ALU), https://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp?punumber=6902668 ,2-4 Sept. 2014.
• 2. Girard P., IEEE Design & Test of Computers Volume: 19 , Issue: 3 , May-June 2002.
• 3. Ramkumar B., Kittur H. M., et al, Low-Power and Area-Efficient Carry Select Adder, IEEE Transactions on Very Large Scale Integration (VLSI) Systems Volume: 20 , Issue: 2, Feb. 2012.
• 4. Das S., Khatri S. P., A Novel Hybrid Parallel-Prefix Adder Architecture With Efficient Timing-Area Characteristic, IEEE Transactions on Very Large Scale Integration (VLSI) Systems Volume: 16 , Issue: 3, March 2008.
• 5. Zhang W., Feng G., et al, A digital power factor correction (PFC) control strategy optimized for DSP, IEEE Transactions on Power Electronics ( Volume: 19), Issue: 6 , Nov. 2004.
• 6. Kurt O., Çeşitli toplama ve çarpma-toplama devrelerinin sahada programlanabilir kapı dizileri üzerinde gerçeklenmesi ve analizi, Yüksek Lisans Tezi, Fen Bilimleri Enstitüsü, Trakya Üniversitesi, 2016.
• 7. Özmen A., Hızlı hesaplama için yüksek performanslı paralel önek toplayıcıların tasarımı, Yüksek Lisans Tezi, Fen Bilimleri Enstitüsü, İstanbul Üniversitesi, Ekim 2011.
• 8. Swapna Gedam, Pravin Zode and Pradnya Zode, “FPGA Implementation of Hybrid Han-Carlson Adder”, Proc. IEEE Int. Conference on Devices, Circuits and Systems (ICDCS), 2014.
• 9. V. Kokilavani, K. Preethi,and P. Balasubramanian, “FPGA-Based Synthesis of High-Speed Hybrid Carry Select Adders” Hindawi Publishing Corporation Advances in Electronics Volume, 2015.
• 10. M. Gomathi, “A Parallel Algorithm for Design of Hybrid Modular Parallel Prefix Adder”, International Journal of Advanced Research Trends in Engineering and Technology (IJARTET) Vol. 3, Special Issue 2, pp 1164 – 1168, March 2016.
• 11. Chand G. S., Das S. P.,” Implementation of High Performance Spanning Tree Adder using Quaternary Logic”, International Journal of VLSI System Design and Communication Systems Volume.02, Issue No.11, Pages: 1186-1193, December-2014. 12. Rashid M., Muhtaroğlu A.,” Power Delay Product Optimized Hybrid Full Adder Circuits”, IEEE, 978-1-5386-1880-6/17, 2017.
• 13. Rakesh S., Vijula G., A comprehensive review on the VLSI design performance of different Parallel Prefix Adders, Materials Today: Proceedings 11, 1001–1009, 2019.
• 14. Al-Khalili A.J.,” Parallel Adders”, COEN 6501, pp.1-52.
• 15. Uma R., Vijayan V., et al, Area, Delay and Power Comparison of Adder Topologies, International Journal of VLSI design & Communication Systems (VLSICS) Vol.3, No.1, February 2012.
• 16. Alshewimy, M. A. M., Sertbas A.” FPGA-based New Hybrid Adder Design with the Optimal Bit-Width Configuration”, International Journal of Computer Applications (0975 – 8887), Volume 65– No.11, March 2013.
• 17. Fariddin S. B., Vijay E. V.,”Design of Efficient 16-Bit Parallel Prefix Ladner-Fischer Adder”, International Journal of Computer Applications (0975 – 8887) Volume 79 – No 16, October 2013.
• 18. Na P., Bhaaskaranb V. S. K., “Area Efficient Hybrid Parallel Prefix Adders”, 2nd International Conference on Nanomaterials and Technologies, 10 ( 2015 ) 371 – 380, 2014.
• 19. Wimera S., Stanislavskya A., “Energy Efficient Hybrid Adder Architecture”, Elsevier B.V., Bar-Ilan University, Engineering Faculty, Israel, 30 June 2014.
• 20. Fatima T., Uma S., “Design and Implementation with Area, Power and Delay Estimation of Hybrid Parallel Prefix Adder”, International Journal of Emerging Engineering Research and Technology Volume 3, Issue 8, PP 77-84, August 2015.
• 21. Nirmaladevi R., Seshasayanan R., “Energy Efficient Parallel Hybrid Adder Architecture for 3X Generation in Radix-8 Booth Encoding”, Springer Science+Business Media, 31 August 2017.
• 22. Parmar S., Singh K. P., “Design of High Speed Hybrid Carry Select Adder”, IEEE, 2012.
• 23. Shieh S., Huang D. and Chu Y., “Low Voltage and Low Power 64-bit Hybrid Adder Design Based on Radix-4”, International Symposium on Computer, Consumer and Control, 2014.
• 24. Ibrahim A., Gebali F., “Optimized Structures of Hybrid Ripple Carry and Hierarchical Carry Look-ahead Adders”, Microelectronics Journal, 2015.
• 25. Sudhakar S. M., Chidambaram P. K. and Earl E. Swartzlander Jr.,” Hybrid Han-Carlson Adder”, IEEE, 2012.
• 26. S. Jom and J. Asha, "Hybrid Variable Latency Carry Skip Adder," 2018 International Conference on Circuits and Systems in Digital Enterprise Technology (ICCSDET), Kottayam, India, pp. 1-6, 2018.
• 27. Nirmaladevi R., Seshasayanan R., Hybrid parallel adder for 3X multiple generation in radix-8 booth encoding using fast carry tree structure. Circuit World, 2020.
• 28. Irmak E. , Calpbinici A. E-LABORATUVARLAR İÇİN YENİ BİR TASARIM: EŞ ZAMANLI ERİŞİLEBİLEN DENEYSEL UYGULAMA PLATFORMU, Gazi Üniversitesi Mühendislik Mimarlık Fakültesi Dergisi, 32(2): 0-0, 2017.