FPGA Platformu Üzerinde SHA-256 Donanım Hızlandırıcısının HLS ve RTL Tabanlı Gerçekleştirmelerinin Performans Karşılaştırması

Abstract

Güvenli Özet Algoritması (Secure Hash Algorithm – SHA)-256, modern bilgi güvenliği sistemlerinde yaygın olarak kullanılan kriptografik bir karma (hash) fonksiyonudur. Bu çalışmada, SHA-256 algoritması için bir donanım hızlandırıcı tasarlanmış ve Alan Programlanabilir Kapı Dizisi (Field Programmable Gate Array – FPGA) üzerinde iki farklı donanım geliştirme yöntemi kullanılarak karşılaştırmalı olarak analiz edilmiştir. İncelenen yöntemler, Register Transfer Level (RTL) tabanlı Donanım Tanımlama Dili (HDL, Verilog) yaklaşımı ile Yüksek Seviyeli Sentez (High-Level Synthesis – HLS) yaklaşımıdır. HLS tabanlı yöntemde, SHA-256 çekirdeği C programlama dili kullanılarak geliştirilmiş ve bir HLS aracı yardımıyla Advanced eXtensible Interface (AXI) uyumlu bir Fikri Mülkiyet (Intellectual Property – IP) çekirdeğine dönüştürülerek Vivado tasarım ortamında sisteme entegre edilmiştir. Buna karşılık, RTL tabanlı yaklaşımda SHA-256 algoritması tamamen RTL seviyesinde Verilog dili kullanılarak tasarlanmış ve aynı sistem mimarisi içerisine IP çekirdeği olarak entegre edilmiştir. HLS tabanlı tasarımın doğrulaması C seviyesinde simülasyonlar ve C/RTL eş-simülasyonları ile gerçekleştirilirken, RTL tabanlı tasarım Vivado ortamında geliştirilen özel bir testbench kullanılarak fonksiyonel olarak doğrulanmıştır. Her iki donanım hızlandırıcı da Vivado Block Design aracı kullanılarak bir işlemci sistemiyle entegre edilmiş ve 100 MHz hedef saat frekansında çalışan Python Productivity for Zynq (PYNQ)-Z1 FPGA platformu üzerinde gerçekleştirilmiştir. Gerçekleştirme sonrası elde edilen sonuçlar, HLS tabanlı tasarımın daha fazla donanım kaynağı tükettiğini, RTL tabanlı tasarımın ise daha verimli bir kaynak kullanımı sağladığını göstermektedir. Her iki tasarım da zamanlama kısıtlarını sağlamış ve yazılım tabanlı SHA-256 uygulamasına kıyasla yaklaşık 16 kat performans artışı sunmuştur. Sonuç olarak, HLS yaklaşımı geliştirme süresi ve entegrasyon kolaylığı açısından avantaj sağlarken, RTL yaklaşımı donanım verimliliği ve mimari kontrol açısından üstünlük sunmaktadır.

Keywords

• FPGA
• Donanım Hızlandırması
• Kriptoloji
• RTL Tasarım
• HLS Tabanlı IP Geliştirme

Ethical Statement

Gerekli değildir.

Comparative Analysis of HLS- and RTL-Based SHA-256 Accelerators on a Zynq FPGA: Performance, Power, and Resource Utilization

Abstract

The Secure Hash Algorithm (SHA)-256 is a widely used cryptographic hash function in modern information security systems. This study presents the design and comparative analysis of a SHA-256 hardware accelerator implemented on a Field Programmable Gate Array (FPGA) using two hardware development methodologies: a Register Transfer Level (RTL)-based Hardware Description Language (HDL, Verilog) approach and a High-Level Synthesis (HLS) approach. In the HLS-based methodology, the SHA-256 core was developed in the C programming language and synthesized into an Advanced eXtensible Interface (AXI)-compliant Intellectual Property (IP) core using an HLS tool, followed by system integration in the Vivado design environment. In contrast, the RTL-based approach involved designing an equivalent SHA-256 IP core fully described at the RTL level using Verilog and integrating it into the same system architecture. Verification of the HLS-based design was performed using C-level simulations and C/RTL co-simulations, while the RTL-based design was functionally verified using a dedicated testbench in the Vivado environment. Both hardware accelerators were integrated with a processor system using the Vivado Block Design tool and implemented on the Python Productivity for Zynq (PYNQ)-Z1 FPGA platform operating at a target clock frequency of 100 MHz. Post-implementation results indicate that the HLS-based design consumed more hardware resources, whereas the RTL-based design achieved a more resource-efficient implementation. Both designs met timing constraints and provided approximately a 16× performance improvement compared to a software-based SHA-256 implementation. Overall, the results highlight the trade-off between development efficiency and hardware optimization offered by HLS and RTL approaches, respectively.

Keywords

• FPGA
• Hardware Acceleration
• Cryptology
• RTL Design
• HLS-Based IP Development

Ethical Statement

Not required.

References

1. Gilbert, C., & Gilbert, M. (2025). Exploring secure hashing algorithms for data integrity verification. SSRN Electronic Journal, 7, 373–390.
2. Li, T., Cheng, C., Wang, R., Wang, C., Zou, X., Yu, D. (2024). A high performance hardware implementation of SHA-256 algorithm. In Proceedings of the IEEE 4th International Conference on Information Technology, Big Data and Artificial Intelligence (ICIBA).
3. Lee, H. S., Jeon, J. W. (2020). Comparison between HLS and HDL image processing in FPGAs. In Proceedings of the IEEE International Conference on Consumer Electronics – Asia (ICCE-Asia).
4. Puranik, S., Barve, M., Rodi, S., Patrikar, R. (2023). Acceleration of trading system back end with FPGAs using high-level synthesis flow. Electronics, 12, 520.
5. Lundstrom, M. S., Alam, M. A. (2022). Moore’s law: The journey ahead. Science, 378(6621), 722–723.
6. Liu, F., Li, H., Hu, W., He, Y. (2024). Review of neural network model acceleration techniques based on FPGA platforms. Neurocomputing, 610, 128511.
7. Sugier, J. (2025). Implementing cryptographic algorithms across various generations of FPGA devices: A case study. In Advances in Dependable Systems and Networks (Lecture Notes in Networks and Systems, Vol. 1427). Springer.
8. Lahti, S., Hämäläinen, T. D. (2025). High-level synthesis for FPGAs—A hardware engineer’s perspective. IEEE Access, 13, 28574–28593.

9. Intel, Intel high level synthesis compiler, [cited 2025 Dec 13]; Available from: https://www.intel.com/content/www/us/en/software/programmable/quartus-prime/hls-compiler.html
10. AMD, AMD Vitis unified software platform, [cited 2025 Dec 13]; Available from: https://www.amd.com/en/products/software/adaptive-socs-and-fpgas/vitis.html
11. Takach, A. (2016). High-level synthesis: Status, trends, and future directions. IEEE Design & Test, 33(3), 116–124.
12. Ren, H. (2014). A brief introduction on contemporary high-level synthesis. In Proceedings of the IEEE International Conference on IC Design and Technology (ICICDT) (pp. 1–4).
13. Cong, J., Liu, B., Neuendorffer, S., Noguera, J., Vissers, K., Zhang, Z. (2011). High-level synthesis for FPGAs: From prototyping to deployment. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 30(4), 473–491.
14. Coussy, P., Gajski, D. D., Meredith, M., Takach, A. (2009). An introduction to high-level synthesis. IEEE Design & Test of Computers, 26(4), 8–17.
15. Cong, J., Lau, J., Liu, G., Neuendorffer, S., Pan, P., Vissers, K., Zhang, Z. (2022). FPGA HLS today: Successes, challenges, and opportunities. ACM Transactions on Reconfigurable Technology and Systems, 15(4).
16. Rupnow, K., Liang, Y., Li, Y., Chen, D. (2011). A study of high-level synthesis: Promises and challenges. In Proceedings of the IEEE International Conference on ASIC.
17. Martin, G., Smith, G. (2009). High-level synthesis: Past, present, and future. IEEE Design & Test of Computers, 26(4), 18–25.
18. Kammoun, M., Elleuchi, M., Abid, M., Obeid, A. M. (2021). HW/SW architecture exploration for an efficient implementation of the secure hash algorithm SHA-256. Journal of Communications Software and Systems, 17(2), 120–130.
19. Santos, C. E. B., Jr., Silva, L. M. D., Torquato, M. F., Silva, S. N., Fernandes, M. A. C. (2024). SHA-256 hardware proposal for IoT devices in the blockchain context. Sensors, 24(12), 3908.
20. Tran, T. H., Pham, H. L., Nakashima, Y. (2021). A high-performance multimem SHA-256 accelerator for Society 5.0. IEEE Access, 9, 39715–39729.
21. National Institute of Standards and Technology, Secure Hash Standard (SHS) (FIPS PUB 180-4), U.S. Department of Commerce, (2012), doi: 10.6028/NIST.FIPS.180-4.