FPGA ÜZERİNDE SU ALTI RGB GÖRÜNTÜ ŞİFRELEME/ÇÖZME İÇİN BORUHATLI (PIPELINED) AES-CTR

Abstract

Bu çalışma, su altı RGB görüntü şifreleme ve çözme uygulamaları için optimize edilmiş, Sayıcı (CTR) modunda AES algoritmasının boru hatlı FPGA gerçekleştirimini sunmaktadır. Su altı görüntüleme sistemleri sınırlı bant genişliği altında çalıştığından, özellikle otonom su altı araçları (AUV) ve uzaktan kumandalı araçlar (ROV) gibi platformlarda güvenli ve gerçek zamanlı veri iletimi gerektirmektedir. Önerilen mimari, düşük gecikme ile verim arasında dengeli bir yapı hedefleyen çok aşamalı boru hatlı Verilog tasarımına dayanmaktadır. Boru hattı olmayan temel yapıdan tam boru hatlı mimariye kadar dört farklı boru hattı yapılandırması geliştirilmiş ve performans açısından değerlendirilmiştir. Boru hattı olmayan tasarım 3106 LUT ve 2193 FF kullanımı ile 1,16 Gb/s işlem hızına ulaşmaktadır. İki aşamalı ve altı aşamalı yapılandırmalar sırasıyla 2,56 Gb/s ve 6,40 Gb/s hız üretmektedir. Tam boru hatlı mimari ise 100 MHz çalışma frekansında 6403 LUT ve 2943 FF kullanımı ile 12,80 Gb/s veri işleme kapasitesi göstermektedir. Elde edilen bulgular, derin boru hattı mimarisinin verimi artırdığını ve kaynak kullanım etkinliğini koruduğunu ortaya koymaktadır. Önceki FPGA üzerindeki AES uygulamaları ile karşılaştırıldığında, önerilen tasarım bant genişliği ve enerji kısıtlarının belirleyici olduğu su altı sistemleri için uygun bir performans–kaynak dengesi sunmaktadır.

Keywords

• AES
• CTR Modu
• FPGA
• Görüntü Şifreleme
• Boru Hattı
• Su Altı Görüntüleme
• Verilog

Supporting Institution

TUBİTAK

Project Number

121C126

Ethical Statement

Bu çalışmada kullanılan tüm veriler ve yöntemler, akademik etik kuralları ve araştırma ilkelerine uygun olarak gerçekleştirilmiştir. Çalışmada intihal, sahtecilik, çarpıtma, tekrar yayım, dilimleme, haksız yazarlık ve diğer etik ihlaller yapılmamıştır. Makale, herhangi bir çıkar çatışması içermemektedir.

Thanks

Bu çalışma, Türkiye Bilimsel ve Teknolojik Araştırma Kurumu (TÜBİTAK) 2232-B Uluslararası Genç Araştırmacılar Burs Programı kapsamında, 121C126 numaralı proje ile desteklenmiştir.

PIPELINED AES-CTR FOR UNDERWATER RGB IMAGE ENCRYPTION/DECRYPTION ON FPGA

Abstract

This paper presents a pipelined FPGA implementation of the AES algorithm in the Counter (CTR) mode, specifically optimized for underwater RGB image encryption and decryption. Underwater imaging often suffers from limited bandwidth, so it requires secure transmission in real-time applications. These applications include, but are not limited to, autonomous underwater vehicles (AUVs) and remotely operated vehicles (ROVs). The proposed design achieves high throughput while maintaining low latency. By utilizing a multistage pipeline architecture implemented in Verilog, four pipeline configurations were developed and evaluated, ranging from a non-pipelined baseline to a fully pipelined design. The non-pipelined implementation achieves 1.16 Gb/s with 3106 LUTs and 2193 FFs. Moreover, the 2-stage and 6-stage versions reach 2.56 Gb/s and 6.40 Gb/s, respectively, while the fully pipelined implementation attains 12.80 Gb/s at a clock frequency of 100 MHz, utilizing 6403 LUTs and 2943 FFs. These results demonstrate the efficiency of deep pipelining and provide a favourable balance between performance and resource utilization compared to prior AES implementations.

Keywords

• AES
• CTR Mode
• FPGA
• Image Encryption
• Pipeline
• Underwater Imaging
• Verilog

Supporting Institution

TUBITAK

Project Number

121C126

Ethical Statement

All data and methods used in this study were conducted in accordance with academic ethics and research principles. The study did not contain plagiarism, forgery, distortion, republication, slicing, unfair authorship, or other ethical violations. The article does not contain any conflicts of interest.

Thanks

This work was supported by The Scientific and Technological Research Council of Turkiye (TUBITAK), Department of Science Fellowships and Grant Programmes (BIDEB) through the 2232-B International Fellowship for Early Stage Researchers Program under Grant Number 121C126.

References

1. Algredo-Badillo, I., Ramírez-Gutiérrez, K.A., Morales-Rosales, L.A., Pacheco Bautista, D. and Feregrino-Uribe, C., 2021. Hybrid pipeline hardware architecture based on error detection and correction for aes. Sensors, 21(16), p.5655.
2. Arul Murugan, C., Karthigaikumar, P. and Sathya Priya, S., 2020. FPGA implementation of hardware architecture with AES encryptor using sub-pipelined S-box techniques for compact applications. Automatika: časopis za automatiku, mjerenje, elektroniku, računarstvo i komunikacije, 61(4), pp.682-693.
3. Blazhevski, D., Bozhinovski, A., Stojchevska, B. and Pachovski, V., 2013. Modes of operation of the AES algorithm, pp.212-216.
4. Busacca, F., Galluccio, L., Palazzo, S., Panebianco, A., Qi, Z. and Pompili, D., 2024. Adaptive versus predictive techniques in underwater acoustic communication networks. Computer Networks, 252, p.110679.
5. Daoud, L., Hussein, F. and Rafla, N., 2019. High-level synthesis optimization of aes-128/192/256 encryption algorithms. International Journal of Computers and Their Applications, 29, pp.129-136.
6. Daoud, L., Hussein, F. and Rafla, N., 2019. Optimization of advanced encryption standard (aes) using vivado high level synthesis (hls).
7. González-García, J., Gómez-Espinosa, A., Cuan-Urquizo, E., García-Valdovinos, L.G., Salgado-Jiménez, T. and Escobedo Cabello, J.A., 2020. Autonomous underwater vehicles: Localization, navigation, and communication for collaborative missions. Applied sciences, 10(4), p.1256.
8. Goyal, S.B., Ravi, R.V., Verma, C., Raboaca, M.S. and Enescu, F.M., 2022. A lightweight cryptographic algorithm for underwater acoustic networks. Procedia Computer Science, 215, pp.266-273.

9. Guzmán, I.C., Nieto, R.D. and Bernal, Á., 2016. FPGA implementation of the AES-128 algorithm in non-feedback modes of operation. Dyna, 83(198), pp.37-43.
10. Jiang, S., 2018. On securing underwater acoustic networks: A survey. IEEE Communications Surveys & Tutorials, 21(1), pp.729-752.
11. Lee, U., Kim, H.K., Lim, Y.J. and Sunwoo, M.H., 2022, May. Resource-efficient FPGA implementation of advanced encryption standard. In 2022 IEEE International Symposium on Circuits and Systems (ISCAS) (pp. 1165-1169). IEEE.
12. Li, C., Guo, C., Ren, W., Cong, R., Hou, J., Kwong, S. and Tao, D., 2019. An underwater image enhancement benchmark dataset and beyond. IEEE transactions on image processing, 29, pp.4376-4389.
13. Maazouz, M., Toubal, A., Bengherbia, B., Houhou, O. and Batel, N., 2022. FPGA implementation of a chaos-based image encryption algorithm. Journal of King Saud University-Computer and Information Sciences, 34(10), pp.9926-9941.
14. National Institute of Standards and Technology (NIST)., 2023. Federal information processing standards publication 197-upd1: Advanced encryption standard (AES). https://doi.org/10.6028/NIST.FIPS.197-upd1
15. Penagos, H.P., Arenas, A.S.P. and Ortiz, M.A., 2024. Low area implementation of the advanced encryption standard with counter mode for system-on-chip-fpga. Elektron: ciencia y tecnología en la electrónica de hoy, 8(2), pp.71-76.
16. Peng, C., Du, X., Li, K. and Li, M., 2016. An Ultra‐Lightweight Encryption Scheme in Underwater Acoustic Networks. Journal of Sensors, 2016(1), p.8763528.
17. Qu, S., Shou, G., Hu, Y., Guo, Z. and Qian, Z., 2009, May. High throughput, pipelined implementation of AES on FPGA. In 2009 International Symposium on Information Engineering and Electronic Commerce (pp. 542-545). IEEE.
18. Shahbazi, K. and Ko, S.B., 2020. High throughput and area‐efficient FPGA implementation of AES for high‐traffic applications. IET Computers & Digital Techniques, 14(6), pp.344-352.
19. Visconti, P., Velazquez, R., Capoccia, S. and De Fazio, R., 2021. High-performance AES-128 algorithm implementation by FPGA-based SoC for 5G communications. International Journal of Electrical and Computer Engineering (IJECE), 11(5), pp.4221-4232.
20. Yang, C.H. and Chien, Y.S., 2020. FPGA implementation and design of a hybrid chaos-AES color image encryption algorithm. Symmetry-Basel, 12(2), 189.
21. Yongzhi, F., Hao, L., Zhang, X. and Yang, R., 2005, December. Design of an Extremely High-Performance Counter Mode AES Reconfigurable Processor. In Proceedings of the Second International Conference on Embedded Software and Systems (ICESS 05), Xian, China, pp. 16-18.
22. Zhang, W., Zhuang, P., Sun, H.H., Li, G., Kwong, S. and Li, C., 2022. Underwater image enhancement via minimal color loss and locally adaptive contrast enhancement. IEEE transactions on image processing, 31, pp.3997-4010.