YARI İLETKEN YONGA PLAKASI HARİTALARINDAKİ KUSUR SINIFLANDIRMALARI İÇİN DERİN ÖĞRENME TEMELLİ BİR KARAR DESTEK YÖNTEMİNİN GELİŞTİRİLMESİ

Abstract

Yarı iletken devre elemanı üretim teknolojilerinde gerçekleşen gelişimler, bu elemanların üzerinde yer aldığı yonga plakası üretim süreçlerini daha karmaşık ve hassas hale getirmektedir. Üretim ile ilişkili çevresel koşullar, malzeme kalitesi gibi çeşitli faktörler, yonga plakası üzerinde kusursuz olarak nitelendirilebilecek alan miktarını yani verimi doğrudan etkilemektedir. Bir yarı iletken yonga plakası üzerindeki kusurlu alanların oluşturabileceği desenler standart olarak tanımlanmış durumdadır. İncelenen bir yonga plakası yüzeyindeki kusurların bu tanımlara göre sınıflandırılması, üretim süreçlerinde oluşan problemlerin kaynaklarının belirlenmesi için önemli bilgiler sağlayabilmektedir. Bu çalışmada, mevcut uygulamalarda her yarı iletken yonga levhası için insan operatörler tarafından yapılan kusur deseni sınıflandırma işlemini belirli bir güvenlik değerine kadar otomatik olarak gerçekleştiren ve böylece toplam işlem süresini azaltan bir karar destek yöntemi geliştirilmiştir. Bu yöntemde temel sınıflandırma işlemi için derin öğrenme metotlarıyla eğitilmiş bir ağ yapısı kullanılmaktadır. İstenilen güvenlik değerinin üzerinde bir doğrulukla sınıflandırılan yonga plakaları doğru sınıflandırılmış olarak kabul edilmekte, bu değerin altında kalan yonga plakaları ise insan operatörün incelemesine tabi tutulmaktadır. Yöntemin kullanılması ile; ortalama büyüklükte bir yonga plakası üretim tesisi için geçerli günlük toplam inceleme süresi, tüm incelemenin insan operatör tarafından yapıldığı durumda geçerli sürenin %10’una indirilebilmekte, ayrıca insan operatörün yapabileceği öznel değerlendirmelerin de önüne geçilebilmektedir.

Keywords

• Yarı iletken yonga plakası kusur sınıflandırma
• Derin öğrenme
• Karar destek sistemi

Development of a Deep Learning Based Decision Support Method for Defect Classifications in Semiconductor Wafer Maps

Abstract

The developments in semiconductor circuit manufacturing technologies make the wafer production processes on which these structures are located more complex and sensitive. Various factors such as environmental conditions associated with manufacturing and material quality directly affect the wafer yield, that is, the amount of space on the wafer that can be considered perfect. Possible patterns showing defective areas on a semiconductor wafer are defined as standard. Classifying the defects on the wafer according to these definitions can provide important information to diagnose the causes of problems that occur in the manufacturing processes. In this study, a decision support method has been developed that automatically performs the wafer defect model classification process up to a certain security value. In this method, the basic classification process is performed by a network structure trained with deep learning methods. Wafers classified with an accuracy above the desired safety value are considered to be correctly classified, only the wafers below this value are subject to the inspection of the human operator. By using the method, the total daily inspection time for an average sized wafer manufacturing facility can be reduced to 10% of the time that would apply if the entire inspection was done by the human operator. In addition, subjective evaluations by the human operator can be avoided to a large extent.

Keywords

• Semiconductor wafer defect classification
• Deep learning
• Decision support system

References

1. 1. Chen, F. ve Liu, S. (2000), “A neural-network approach to recognize defect spatial pattern in semiconductor fabrication”, IEEE Transactions on Semiconductor Manufacturing, vol. 13, no. 3, pp. 366-373. doi: 10.1109/66.857947.
2. 2. Chen, S., Zhang, Y., Yi, M., Shang, Y. ve Yang, P. (2021), “AI classification of wafer map defect patterns by using dual-channel convolutional neural network”, Engineering Failure Analysis, vol. 130. doi: 10.1016/j.engfailanal.2021.105756.
3. 3. Ergen, G. (2022), “Makine öğrenmesi yaklaşımıyla yonga üretim sürecindeki yarı iletken levha hatalarının sınıflandırılması ve benzerliklerinin derecelendirilmesi”, Yüksek Lisans Tezi, B.T.Ü. Lisansüstü Eğitim Enstitüsü, Bursa.
4. 4. Hiltunen, Y. ve Mika, L. (2018), “Recognition of systematic spatial patterns in silicon wafers based on SOM and K-means”, IFAC-PapersOnLine, vol. 51, no.2, pp. 439-444. doi: 10.1016/j.ifacol.2018.03.075.
5. 5. Hwang, J. ve Kuo, W. (2007), “Model-based clustering for integrated circuit yield enhancement”, European Journal of Operational Research, vol. 178, no. 1, pp. 143-153. doi: 10.1016/j.ejor.2005.11.032.
6. 6. IEEE Spectrum (2023), https://spectrum.ieee.org/tech-talk/semiconductors/devices/how-and-when-the-chip-shortage-will-end-in-4-charts, Erişim Tarihi: Şubat 2023, Konu: How and when the chip shortage will end in 4 Charts - Fabs using older process nodes are the key.
7. 7. Jin, C.H., Kim, H.-J., Piao, Y., Li, M. ve Piao, M. (2020), “Wafermap defect pattern classification based on convolutional neural network features and error-correcting output codes”, Journal of Intelligent Manufacturing, vol. 31, pp. 1861-1975. doi: 10.1007/s10845-020-01540-x.
8. 8. Lee, S. ve Kim, D. (2018), “Distributed-based hierarchical clustering system for large-scale semiconductor wafers”, International Conference on Industrial Engineering and Engineering Management IEEM-2018, pp. 1528-1532. doi: 10.1109/IEEM.2018.8607492.

9. 9. McKinsey (2020), “Semiconductor design and manufacturing: Achieving leading-edge capabilities”, A Report by McKinsey & Company (authors: Harald Bauer, Ondrej Burkacky, Peter Kenevan, Stephanie Lingemann,Klaus Pototzky, and Bill Wiseman).
10. 10. MIRLAB (2021), http://mirlab.org/dataset/public/, Yayın Tarihi: 2015, Erişim Tarihi: Kasım 2021, Konu: Research Datasets.
11. 11. MKS (2021), https://www.newport.com/n/semiconductor-inspection, Erişim Tarihi: Aralık 2021, Konu: Semiconductor Inspection.
12. 12. Mönch, L., Chien, C.F., Dauzère-Pérès, S., Ehm, H. ve Fowler, J.W. (2018), “Modelling and analysis of semiconductor supply chains”, International Journal of Production Research, vol. 56, no. 13, pp. 4521–4523. doi: 10.1080/00207543.2018.1464680.
13. 13. Nakawaza, T. ve Kulkarni, D. (2018), “Wafer map defect pattern classification and image retrieval using convolutional neural network”, IEEE Transactions on Semiconductor Manufacturing, vol. 31, no. 2, pp. 309-314. doi: 10.1109/TSM.2018.2795466.
14. 14. Piao, M. ve Jin, C.H. (2018), “Decision tree ensemble-based wafer map failure pattern recognition based on radon transform-based features”, IEEE Transactions on Semiconductor Manufacturing, vol. 31, no. 2, pp. 250-257. doi: 10.1109/TSM.2018.2806931.
15. 15. Piao, M. ve Jin, C.H. (2022), “CNN and ensemble learning based wafermap failure pattern recognition based on local property based features”, Journal of Intelligent Manufacturing. doi: 10.1007/s10845-022-02023-x.
16. 16. SIA (2021), https://www.semiconductors.org/chipmakers-are-ramping-up-production-to-address-semiconductor-shortage-heres-why-that-takes-time/, Erişim Tarihi: Şubat 2023, Konu: Chipmakers are ramping up production to address semiconductor shortage. Here’s why that takes time - Semiconductor Industry Association.
17. 17. Sun, C. ve Rose, T. (2015), “Supply chain complexity in the semiconductor industry: Assessment from system view and the impact of changes”, IFAC-PapersOnLine, vol. 28, no. 3, pp. 1210–1215. doi: 10.1016/j.ifacol.2015.06.249.
18. 18. TSMC (2021), https://www.tsmc.com/english/dedicatedFoundry/manufacturing/fab_capacity, Erişim Tarihi: Ocak 2022, Konu: Production quantities and factory capacities.
19. 19. Wang, C. ve Kuo, W. (2006), “Detection and classification of defect patterns on semiconductor wafers”, IIE Transactions, vol. 38, no. 12, pp. 1059-1068. doi: 10.1080/07408170600733236.
20. 20. Wei, K.-H., Hung, C.-C., Wang, Y.-S., Liu, C.-P., Chen, K.-W. ve Wang, Y.-L. (2016), “Cleaning methodology of small residue defect with surfactant in copper chemical mechanical polishing post-cleaning”, Thin Solid Films, vol. 618(A), pp. 77-80. doi: 10.1016/j.tsf.2016.05.007.
21. 21. Wu, M. ve Jang, R. (2015), “Wafer map failure pattern recognition and similarity ranking for large-scale data sets”, IEEE Transactions on Semiconductor Manufacturing, vol. 28, no. 1, pp. 1-12. doi: 10.1109/TSM.2014.2364237.
22. 22. Yu, J. ve Lu, X. (2016), “Wafer map defect detection and recognition using joint local and nonlocal linear discriminant analysis”, IEEE Transactions on Semiconductor Manufacturing, vol. 29, no. 1, pp. 33-43. doi: 10.1109/TSM.2015.2497264.
23. 23. Yu, N., Xu, Q. ve Wang, H. (2019), “Wafer defect pattern recognition and analysis based on convolutional neural network”. IEEE Transactions on Semiconductor Manufacturing, vol. 32, no. 4, pp. 566-573. doi: 10.1109/TSM.2019.2937793.
24. 24. Veendrick, H. (2018), The chip development cycle, Bits on Chips, 2nd ed., part I - 55-66, Springer, Berlin.