Düşük Güçlü ve Yüksek Hızlı MOS Transistörlü Temel Lojik Kapılar

Yıl 2023, Cilt: 39 Sayı: 1, 126 - 131, 02.05.2023

Recep Emir , Sezai Alper Tekin

Öz

Bu çalışmada, düşük gerilimli, düşük güçlü, yüksek hızlı ve tam salınımlı, 1GHz çalışma frekansında 1V MOS transistörlü temel lojik kapılar incelenmiştir. Bu çalışmanın temel amacı lojik kapı ve devre tasarımları araştırma alanı ile ilgili temel fikirleri edinmek ve yeni tasarım metotları için temel oluşturmaktır. Diğer bir amaç ise MOS transistörlü ve tam salınımlı lojik kapıların düşük gerilim ve yüksek hız şartlarında gerçekleştirilebileceğini göstermektir. Ek olarak, MOS transistörlü tam salınımlı olmayan lojik kapılar ve bunların nasıl tam salınımlı yapılacağı incelenmiştir. İncelenen yapıların simülasyon dalga şekilleri ve nümerik sonuçları, MOS transistörlü temel lojik kapıların 1V besleme gerilimi ve 1GHz çalışma frekansı seviyelerinde elde edilebildiğini göstermektedir. Teorik sonuçlar 65nm CMOS üretim teknolojisini kullanan HSPICE programında doğrulanmıştır.

Anahtar Kelimeler

Düşük gerilim, Düşük güç, Yüksek hız, Lojik kapı, MOS

MOS Transistor Based Low Power and High Speed Fundamental Logic Gates

Öz

In this paper, low voltage, low power, high speed and full swing, 1V MOS transistor based fundamental logic gates at 1GHz operation frequency are examined. The main purpose of this work is to comprehend basic ideas related to logic gate and circuit designs research field and lay the foundation for novel design methods. The other purpose is to show that these MOS based full swing logic gates could be performed under low voltage and high speed conditions. Furthormore, MOS based non-full swing logic gates are also examined and how to do them full swing. Vaweforms and numerical results of examined structure's simulations show that MOS based fundamental logic gates could be acquired at 1V supply voltage and 1GHz operation frequency levels. Theoretical results have been confirmed by HSPICE using 65nm CMOS process technology.

Anahtar Kelimeler

Low voltage, Low power, High speed, Logic gate, MOS

Kaynakça

• Sedra A. S., Smith K. C., Carusone T. C., Gaudet V. 2020. Microelectronic Circuits. 8th Edition, New York Oxford, Oxford University Press.
• Sharma V. K. 2020. Design and Simulation of Reliable Low Power CMOS Logic Gates. IETE Journal of Research, 69(2020), 1022-1032.
• Nishad A. K., Chandel R. 2011. Analysis of Low Power High Performance XOR Gate Using GDI Technique. International Conference on Computational Intelligence and Communication Systems, 7-9 October, Gwalior, India, 187-191.
• Amini-Valashani M., Ayat M., Mirzakuchaki S. 2018. Design and Analysis of a Novel Low Power and EnergyEfficient 18T Hybrid Full Adder. Microelectronics Journal, 74(2018), 49-59. MOS Transistor Based Low Power and High Speed Fundamental Logic Gates 131
• Naseri H., Timarchi S. 2018. Low-Power and Fast Full Adder by Exploring New XOR and XNOR Gates. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 26(2018), 1481-1493.
• Mirmotahari O., Berg Y. 2014. Ultra Low-Voltage Statıc Precharge NAND/NOR Gates. IEEE International Nanoelectronics Conference (INEC), 28-31 July, Sapporo, Japan.
• Kim K., Kim S. 2015. Design of Schmitt Trigger Logic Gates Using DTMOS for Enhanced Electromagnetic Immunity of Subthreshold Circuits. IEEE Transactions on Electromagnetic Compatibility, 2015(57), 963- 972.
• Kadu A., Kalbande M. 2016. Design of Low Power Schmitt Trigger Logic Gates Using Vtcmos. Online International Conference on Green Engineering and Technologies (IC-GET), 19 November, Coimbatore, India.
• Gupta R., Gupta R., Sharma S. 2017. Design of high speed and low power 4-bit comparator using FGMOS. International Journal of Electronics and Communications (AEU) , 2017(76), 125-131.
• Gupta R., Gupta R., Sharma S. 2019. A High-Speed, Low-Power, and Area-Efficient FGMOS-Based Full Adder. IETE Journal of Research, 2019(68), 2305-2311.
• Banerjee P., Abraham J. A. 1984. Characterization and Testing of Physical Failures in MOS Logic Circuits. IEEE Design & Test of Computers. 1984(1), 76-86
• Aggarwal A., Sharma S. 2021. An Overview of DPL, MVL, Ternary Logic and CNTFET Technology for Contribution of Efficient Circuits. International Conference on Simulation, Automation & Smart Manufacturing (SASM), 20-21 August, Mathura, India.
• Assaderaghi F., Parke S., Sinitsky D., Bokor J., Ko P., Hu C. 1994. A Dynamic Threshold Voltage MOSFET (DTMOS) for Very Low Voltage Operation. IEEE Electron Device Letters, 1994(15), Vol. 510-512.
• Assaderaghi F., Sinitsky D., Parke S., Bokor J., Ko P., Hu C. 1997. Dynamic Threshold-Voltage MOSFET (DTMOS) for Ultra-Low Voltage VLSI. IEEE Transactions on Electron Devices, 1997(44), 414-422.